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基于4通道时间交织的FPGA高速采样系统葡京赌城网址

2018-02-09 10:28 出处:葡京赌城网址 人气:   评论(0
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  时间交织采样是提高模数转换器采样率的一种有效途径。为了完成时间交织采样的通道失配误差方法评估,提出并设计了一套基于4通道时间交织的FPGA高速模数转换采样系统。系统由前端模拟电、采样阵列、多相时钟电模块、FPGA高速采样系统基于FPGA的数据缓冲与修正处理模块构成。系统采样输出数据通过上传到上位机进行显示与性能指标分析。测试结果表明,该TIADC系统通过对失配误差的数字后端补偿后能稳定工作在1 GS/s采样率。其采样有效位与平均信噪比分别达到7.03 bit与44.1 dB,可以应用于采样失配修正方法的验证与评估。

  中文引用格式:李宇,刘崇庆,吕立钧,等. [J].电子技术应用,2018,44(1):52-56.

  高性能的模数转换器(Analog Digital Converter,ADC)被广泛应用于通信、仪器仪表、计算机和医疗设备等领域,对国民经济、国防建设以及科学研究具有重要意义。单采样单元的ADC芯片由于存在内部热噪声、孔径抖动和渡越时间不确定性等因素,面临采样速度和精度相互制约的影响,出现了瓶颈。而由多通道时间交织ADC(Time-Interleaved ADC,TIADC)采用M个相同型号的ADC单元依次交替完成采样。理论上,TIADC的采样率可以到达单ADC的M倍,同时保持采样精度基本不变[1]。但是由于ADC采样单元与外围电的个体差异,基于4通道时间交织的导致的采样通道间不一致性会引起失配失真,如偏置误差、增益误差以及时间相位误差将严重降低数据采集系统性能[2]。基于数字信号处理方法的数字后端修正技术可有效以上失配造成的失真。近年来,已有文献应用FPGA实现数字后端修正技术。文献[3]采用DSP与FPGA实现了4通道交织采样速率达1G的采样系统,并对误差进行了补偿。文献[4]则设计了400 MS/s的2通道交织采样系统。

  本文提出并设计了一套4通道时间交织FPGA高速模拟信号采样系统。系统的数据流控制、失配误差数字修正等功能均在1片FPGA中实现,无需额外采用DSP处理器,降低了系统的结构复杂度。

  系统采用4块8 bit、具有250 MS/s的AD9481模数转换器通过时间交织采样实现1 GS/s、8 bit的采样系统。系统由功率分配与差分传输电、ADC阵列、多相时钟电以及FPGA等构成(如图1所示)。模拟前端信号经等功率拆分并转换为差分信号传输至ADC阵列,4ADC在多相时钟驱动下对输入信号并行交织模数转换,产生的高速数据流交由FPGA实现缓存、修正并上传到PC,完成显示与性能评估。

  模拟输入信号通过信号调理电到达ADC采样前端时,由于物理器件及结构的不一致性带来通道间的偏置误差及增益误差,将分别在频域±kf s/M、±f in+kf s/M产生峰值杂散谱,其中k=1,2,…,M-1,导致信噪比降低[5]。采取对同一模拟信号进行等功率拆分与差分传输方式进行模拟前端信号处理。首先,选用SCP-4-1+功分器进行输入信号1:4拆分,在输入信号带宽为1~400 MHz情况下,功率拆分输出4信号相位失配最大仅为0.58°,并最大幅度失配小于0.15 dB。然后采用射频变压器ADT4-1WT+,设计了差分传输电,其输入输出绕线,具有一定的升压作用。电如图2所示。

  基于AD9516-3的时钟合成方案可以实现高稳定度的频率合成与分频,如图3所示。由于时钟产生单元的LVPECL通道分频系数仅支持由1~32整数倍调节,且信号延时的粗调Δt 1~Δt 4与PLL倍频频周期的最小单位有关,为方便相位调节,通过FPGA的控制逻辑SPI配置时钟芯片的功能寄存器,对VCO分频器进行2分频得到1 GHz信号,然后通道分频器对该信号进行4分频,产生4250 MHz相位不定的LVPECL时钟信号。应用由LC电组成的可编程延迟线,通过控制延迟模块电中的DAC调节电容C以实现时钟信号延迟控制得到4时钟信号的相位差分别为0°、90°、180°以及270°。

  系统采用EP3C25Q240C6作为数据流处理单元,其逻辑功能包括由片内RAM组成的异步FIFO缓冲模块,以及对各通道ADC数据进行失配误差处理的修正模块等。由于系统的输入数据带宽大于输出数据带宽,设计了数据发送缓冲存储器实现数据上传,最后利用剩余的逻辑资源例化一个逻辑分析仪模块。逻辑功能结构如图4所示。

  为实现异步时钟域的数据接收,系统的接收模块采用异步FIFO,采用ADC输出的随时钟DCO作为FIFO的写时钟。由于DCO输出的相位与驱动ADC的多相输入时钟有关,输出的等相位差、多随时钟DCO_1+、DCO_2+、DCO_3+、DCO_4+、DCO_1-、DCO_2-、DCO_3-、DCO_4-按相位要求依次向FIFOA/B/C/D_P及FIFOA/B/C/D_N中写入采样数据,其中写请求在随时钟上升沿触发。为防止FIFO读空或者写满,经DCO_4-同步并发出写请求后,等待FIFO半满,发出FIFO读请求,FIFO的容量始终保持在FIFO的中间状态,提高缓存的安全度,了重排序与联合模块输出与采样顺序同步。

  通道间的电特性差异导致失配误差,降低了无伪谱动态范围等性能。选用第1通道为另外3条通道的参考通道。直流偏置误差与增益误差可以通过在需要修正的每条通道上增加一个加与乘进行补偿。补偿前需要失配参数的测定。此模块应用文献[6]提出的FFT方法消除以上3种误差。剩下的时间失配误差则应用文献[7]的频率稀疏性方法进行修正。由于修正补偿方法不是本文的设计重点,更丰富的修正方法可以参考文献[8]等。

  采用SignalTap II实现采样信号重现,并上传PC。通过例化一个双端口RAM作为发送数据存储器,其深度为256,对应于系统测试时每次获取32 Kbit数据。数据发送存储器通过判断双口RAM地址的大小来决定系统数据的发送或接收。发送存储器初始化状态时默认为接收状态,地址为0,允许采样处理后的数据写入发送存储器,同时禁能存储器读和数据上传命令,当发送存储器满,即地址为255时,禁能发送存储器写,同时使能存储器读和数据上传命令。系统数据上传流程如图5所示。

  实验评测包括信噪比以及有效位分析等,方案如图6所示。硬件测试用到信号发生器、示波器、信号源分析仪、稳压电源等设备。

  首先对单通道ADC性能测试,4ADC分别对一个幅度为1 Vp-p、频率为17 MHz的正弦波信号在250 MS/s采样率下进行采样,分析得到4个单通道ADC的性能结果如图7所示。测试的平均SNR达到44.93 dB,较AD9481参数降低1.07 dB;平均有效位达到7.17 bit,较参数降低0.33 bit,误差控制在较低水平。

  对输入信号幅度1 Vp-p、频率70 MHz的正弦波信号进行1 GS/s的交织采样,得到未进行数字补偿的输出。图8是SignalTap II抓取的时域波。

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本文标签: 双端口存储器实验

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